인공지능(AI) 고도화에 따른 전력 소모 폭증이 반도체 성능 향상의 최대 걸림돌로 부상하면서, 세계 최대 파운드리 업체인 TSMC가 연산 속도보다 에너지 효율을 우선시하는 기술적 전환을 전격 선언했다.
단순히 칩의 크기를 줄여 성능을 높이는 과거의 방식만으로는 AI 데이터센터의 막대한 전력 부하를 감당할 수 없다는 판단에 따른 것으로 풀이된다.
케빈 장(Kevin Zhang) TSMC 비즈니스 개발 담당 수석부사장은 28일(현지시간) 네덜란드 암스테르담에서 열린 컨퍼런스에서 "모든 고객사가 전력 소비를 늘리지 않으면서 성능을 높이는 방안을 최우선 과제로 요구하고 있다"며 반도체 개발의 핵심 제약 요인이 연산 능력에서 에너지 효율로 바뀌고 있음을 공식화했다.
TSMC는 트랜지스터 밀도를 높여 성능을 끌어올리던 전통적인 미세 공정이 전력 저감 측면에서 한계에 직면하자, 이를 극복할 대안으로 첨단 패키징과 칩 적층(Stacking), 실리콘 포토닉스 기술을 로드맵의 전면에 배치했다.
장 부사장은 "이러한 다각적 기술 결합을 통해 오는 2028년 양산 예정인 A14 공정이 현재의 N2 기술 대비 전력 소모를 30%가량 줄이는 동시에 20% 이상의 성능 향상을 달성할 것"이라고 강조했다.
최근 중국 화웨이가 발표한 ‘타우(τ) 스케일링’ 전략에 대해서는 "3D 적층 기술에 기반한 기존 개념의 연장선일 뿐"이라며 기술적 차별성에 선을 그었다.
이는 미국 주도의 노광 장비 수출 통제로 초미세 공정 진입이 막힌 중국 기업들의 고육책을 지적한 것으로 풀이된다.
실제 TSMC는 차세대 극자외선(EUV) 노광 장비 도입을 수년 뒤로 늦추기로 결정하며, 공정 미세화보다 에너지 효율 개선을 위한 설계 혁신이 더 시급한 과제임을 명확히 했다.